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アナログマスタースライス

アナログマスタースライスとは

アナログマスタースライスとは、あらかじめ準備されたトランジスタや抵抗等の素子を配置したシリコンウェハです。
お客様毎にカスタム化配線層設計で回路を構成することで、短時間かつ低予算でアナログカスタムIC(アナログASIC)を開発できます。
少量生産に対応し、試作のみの対応も可能です。

パナソニック アナログマスタースライスとは


アナログICの低予算/短納期開発をお手伝い

以下の様なお客様に最適です。

  • 少量のアナログカスタムIC(アナログASIC)を、低予算・短期間で開発/生産したい。
  • マイコン周辺回路を集積化し、実装面積を削減したい。
  • 模倣品対策のため、周辺アナログ回路をIC化(集積化)したい。
  • システム検証のため、短期間に少量試作を実施したい。
  • プログラマブルアナログIC/FPGAでは自由度が少なく、必要な回路が作れなかった。
  • バイポーラで14Vまで耐圧が欲しいが、適当なSiファンダリーが見つからない。

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特長

低予算で短納期

アナログマスタースライスは、設計費用が低予算で済み、テープアウトから試作完了まで、標準で3週間(最短2週間)の短納期で提供することが可能です。あらかじめトランジスタなどを形成したマスタースライスに、お客様向けに設計された配線層を製造するだけですので、低予算のアナログカスタムICを短納期で実現します。また、業界最多の素子数搭載とアナログカスタムICの柔軟な設計により、部品点数の削減や回路設計期間の短縮にも貢献します。

14V動作低消費設計アナログ回路を集積化

アナログマスタースライスは、14V動作までのアナログ回路を集積化できます。
0.8μm コンプリメンタリBiCMOSの採用により、高遮断周波数(ft)のv-PNPトランジスタを搭載、ゲインバンド幅(GBW) 20MHz以上の高速・高性能・低消費電力のオペアンプの設計が可能です。

3種類の設計環境に対応

アナログマスタースライスは、3種類の設計環境に対応しています。
プロセスデザインキット(PDK)として、OrCAD/PSpice、Gateway、Virtuoso Analog Design Environmentを準備しています。

少量生産や試作のみにもフレキシブルに対応

アナログマスタースライスは、月産1000個以上、試作のみでもお引き受けする少量生産に対応しています。試作のみの対応からマスタースライスを活用したフルカスタムASIC開発対応まで、ご要望に応じてフレキシブルに対応いたします。

ラインナップを拡大中

アナログマスタースライスは、必要機能・回路規模に応じて、ラインナップを取りそろえています。
現在までに、モジュールタイプのアナログ小型版、アナログ標準版、ゲートアレイ混載(ミックストシグナル)版のリリースを完了しています。
ゲートアレイ混載(ミックストシグナル)版では、アナログ回路に加え、約800Gate規模のカスタムロジックの混載が可能です。(※ 概略の有効Gate数です。)
アナログ小型版はSSOP16/24/32での実装をお考えのお客様へ最適パフォーマンスのアナログ回路を提供いたします。

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関連製品

用途に限らず様々なアプリケーションのアナログカスタムICをご提案させていただきます。 特に、生産数量の少ない、産業・家電・車載・エネルギー関連機器に最適です。

パナソニック アナログマスタースライス アプリケーション例

関連製品をご紹介いたします。

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アプリケーション例

センサ入力部での応用例

センサーからの入力信号をマイコンで処理するための周辺アナログ回路を、アナログマスタースライスで集積した応用例です。 この応用例では、計装アンプ、BGR(Band Gap Reference)、リセット回路、フィルター回路、 バイアス回路をアナログマスタースライスで集積しています。

パナソニック アナログマスタースライス センサ入力部での応用例

回路例

オペアンプアレイ、トランジスタアレイの回路例を示します。

パナソニック アナログマスタースライス 回路例

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ラインナップ(モジュールタイプ)

回路規模・デジタル比率に合わせた3種類のマスターのラインナップ (アナログ小型版、アナログ標準版、ゲートアレイ混載版) を取り揃えています。

ラインナップ アナログ小型版 アナログ標準版 ゲートアレイ混載版
リリース時期 量産中 量産中 量産中
シリーズ名 AN930シリーズ AN940シリーズ AN950シリーズ
チップイメージ パナソニック アナログマスタースライス AN930シリーズ パナソニック アナログマスタースライス AN940シリーズ パナソニック アナログマスタースライス AN950シリーズ
アナログ
素子
アナログ回路搭載規模 オペアンプ7〜14個分の回路搭載 オペアンプ27〜54個分の回路搭載 オペアンプ13〜26個分の回路搭載
NPN 312個 1,190個 588個
PNP 312個 1,200個 588個
P+拡散抵抗 40KΩ: 64個
10KΩ: 1,024個
5KΩ: 972個
40KΩ: 200個
10KΩ: 3,580個
5KΩ: 3,370個
40KΩ: 40個
10KΩ: 2,000個
5KΩ: 2,400個
ポリシリコン抵抗 5KΩ: 928個
2KΩ: 1,660個
5KΩ: 2,300個
2KΩ: 8,800個
5KΩ: 1,250個
2KΩ: 1,000個
コンデンサ 5pF: 104個
2pF: 16個
5pF: 234個
2pF: 52個
5pF: 84個
ソフトIP オペアンプ 2013年10月より
順次リリース
2013年10月より
順次リリース
2013年10月より
順次リリース
デジタル ゲートアレイ なし なし 2,600Gate
(ゲート使用効率
30〜40%)
MOSスイッチ NMOS: 16個
PMOS: 16個
NMOS: 52個
PMOS: 52個
NMOS: 26個
PMOS: 26個
汎用デジタル NAND: 28個
NOR: 28個
INV: 56個
DFF: 20個
EXOR: 8個
NAND: 60個
NOR: 60個
INV: 120個
DFF: 36個
EXOR: 12個
なし
専用デジタル なし なし なし
1 Time PROM - - -
対応パッケージ
  • パッケージをクリックすれば、
    パッケージ情報が入手できます。
  • 記載パッケージ以外は
    お問い合わせください。
SSOP16
SSOP24
SSOP32
パッケージ情報
SSOP16
SSOP24
SSOP32
QFP48
QFP56
QFP64
パッケージ情報
QFP48
QFP56
QFP64
QFP48
QFP56
QFP64
パッケージ情報
QFP48
QFP56
QFP64

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ラインナップ(アレイタイプ)

搭載トランジスタ素子数を増加し電流能力を向上したアレイタイプをラインナップに追加しました。
アレイタイプは、電流能力改善トランジスタとOne Time PROM(ZenerZAP)を搭載し、CMOSスイッチ搭載数増加によりADC,DAC搭載も検討中です。
チップサイズ、PAD配置、論理セルモジュールはモジュールタイプからの変更はありません。

ラインナップ アナログ小型版 アナログ標準版 ゲートアレイ混載版
リリース時期 2014年12月(予定) 2014年12月(予定) 2015年3月(予定)
シリーズ名 AN931シリーズ AN941シリーズ AN951シリーズ
チップイメージ パナソニック アナログマスタースライス AN931シリーズ パナソニック アナログマスタースライス AN941シリーズ パナソニック アナログマスタースライス AN951シリーズ
アナログ
素子
アナログ回路搭載規模 オペアンプ8〜16個分 オペアンプ32〜64個分 オペアンプ16〜32個分
NPN 最小サイズ 480個 1,152個 576個
NPN 入力用 128個 512個 256個
NPN 出力用 112個 224個 112個
PNP 最小サイズ 288個 1,152個 576個
PNP 入力用 128個 512個 256個
PNP 出力用 112個 448個 224個
P+拡散抵抗 10KΩ: 768個 10KΩ: 3,072個 10KΩ: 1,536個
ポリシリコン抵抗 5KΩ: 1,364個
2KΩ: 1,480個
5KΩ: 2,248個
2KΩ: 5,320個
5KΩ: 1,124個
2KΩ: 2,660個
コンデンサ 5pF: 72個
2pF: 64個
5pF: 168個
2pF: 256個
5pF: 84個
2pF: 128個
ソフトIP オペアンプ 2015年3月より
順次リリース
2015年3月より
順次リリース
2015年3月より
順次リリース
デジタル ゲートアレイ なし なし 2,600Gate
(ゲート使用効率
30〜40%)
CMOSトランジスタ AMP入力用: 32個
SW用: 56個
AMP入力用: 128個
SW用: 224個
AMP入力用: 64個
SW用: 112個
汎用デジタル NAND: 28個
NOR: 28個
INV: 56個
EXOR: 8個
DFF: 20個
NAND: 60個
NOR: 60個
INV: 120個
EXOR: 12個
DFF: 36個
なし
One Time PROM
(Zener ZAP)
- 12bit 12bit
対応パッケージ
  • パッケージをクリックすれば、
    パッケージ情報が入手できます。
  • 記載パッケージ以外は
    お問い合わせください。
SSOP16
SSOP24
SSOP32
パッケージ情報
SSOP16
SSOP24
SSOP32
QFP48
QFP56
QFP64
パッケージ情報
QFP48
QFP56
QFP64
QFP48
QFP56
QFP64
パッケージ情報
QFP48
QFP56
QFP64

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開発フロー

開発フローイメージ

アナログマスタースライスは、下図の様なフローでお客様と弊社との間でやり取りを進めながら開発していきます。 テープアウトから試作完了まで、標準3週間 (最短2週間) の短納期で提供します。
お客様での回路設計を標準ケースと致しますが、試作のみの対応からマスタースライスを活用したフルカスタムASIC開発対応まで、ご要望に応じてフレキシブルに対応いたします。

パナソニック アナログマスタースライス 開発フロー

∗ 量産個数の最低数は、1000個とさせて頂きます。


開発分担イメージ

具体的な開発分担のイメージは、以下の図の様な対応になります。
例として3つのケースを示しています。
お客様のご要望に合せて、様々なオプションを用意しています。

パナソニック アナログマスタースライス 開発フロー


∗ 試作後評価は、オプションとなっています。
  ご依頼内容に応じて開発費をお見積もりいたします。
  超特急試作等、オプションは多数用意しております。(別料金)


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設計ツール · 設計サポート

パナソニックが設計サポートするツールベンダー

設計ツールベンダ Cadence (∗1)

Cadence
SILVACO (∗2)

SILVACO
Cadence (∗1)

Cadence
Mentor (∗3)

Mentor
フレームワーク OrCAD
16.3 (∗4)
Gateway
2.14.0.R
Virtuoso Analog Design Environment
IC6.1.5 (∗4)
-
回路図エントリ OrCAD Capture/Capture CIS
16.3 (∗4)
Gateway
2.14.0.R
Virtuoso Schematic Editor
IC6.1.5 (∗4)
-
回路シミュレータ PSpice A/D
16.3 (∗4)
SmartSpice
4.7.12.R
Virtuoso Multi-Mode Simulation
MMSIM11.1 (∗4)
-
レイアウトエディタ - Expert
4.10.3.R
Virtuoso Layout Suite
IC6.1.5 (∗4)
-
レイアウト検証 - Guardian
DRC: 4.1.0.3.R
LVS: 4.8.29.R
- Calibre
2008.4 (∗4)
LPE - Hipex
2.26.1.R
Cadence QRC Extraction
9.1.3-p003 (∗4)
Assura
4.1_USR2_HF11 (∗4)
-
  • ∗1 Cadence Design Systems, Inc.の製品については日本ケイデンス・デザイン・システムズ社にお問い合わせ下さい。
  •   CadenceおよびCadenceロゴ、OrCADおよびVirtuosoは、Cadence Design Systems, Inc.の米国およびその他の地域における登録商標です。
  •   レイアウト検証環境はMentor社のCalibreを利用願います。Cadence社の検証環境はサポートの予定はありません。
  • ∗2 SILVACO社の製品については株式会社シルバコ · ジャパンにお問い合わせ下さい。
  •   SILVACO社の設計環境は、アナログ設計環境のみサポートしています。ミックスド · シグナル/RF回路設計環境はサポートしていません。
  • ∗3 Mentor社Calibreについては、メンター · グラフィックス · ジャパン株式会社にお問い合わせ下さい。
  • ∗4 ツールバージョンはそれぞれ記載バージョン以降を推奨します。
∗ 上記設計ツールを用いた当社の設計サポートは、日本国内のみです。日本国外の場合は、別途ご相談下さい。
∗ 商品名、社名は各社の商標又は登録商標です。

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プロセス · デバイス仕様

0.8um BiCMOSプロセスにて、高速・高性能・低消費電力のオペアンプが設計できます。

プロセス · デバイス仕様一覧
項目 仕様
デザインルール 0.8um
プロセス種別 BiCMOS
ウエハ径 6インチ/(8インチ)
NPN 動作電圧(max) < 14.4V
hFE 80〜250
ft 3.5GHz
PNP 構造 Vertical
動作電圧(max) < 14.4V
hFE 50〜130
ft 1.5GHz
CMOS 動作電圧(max) 5.5V
高シート抵抗 あり
高密度容量 あり
1 Time PROM Zener ZAP

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基本トランジスタのみで設計した簡単な広帯域OPアンプの設計例
項目 NPN入力型A級OPアンプ 12V PNP入力型A級OPアンプ 12V
min typ max min typ max
消費電流(mA) 0.15 0.15 0.15 0.15 0.15 0.16
利得帯域幅積(MHz) 51 90 133 40 68 103
位相余裕(deg) 45 60 72 46 59 69
電圧利得(dB) 53 55 - 47 49 -
入力ダイナミックレンジ(V) - 10 - - 10 -
最大出力電圧 上限(V) - 11 - - 11 -
最大出力電圧 下限(V) - 1 - - 1 -
スルーレート(V/us) 13.7 14 14.2 13.9 14 14.5
電源電圧範囲 5〜12V 5〜12V
回路図 パナソニック アナログマスタースライス NPN入力型A級OPアンプ パナソニック アナログマスタースライス PNP入力型A級OPアンプ

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ドキュメント一覧

タイトル 説明 ダウンロード
リーフレット アナログマスタースライスをご紹介するドキュメントです。 PDF
 
デザインガイド(サンプル) デザインガイドのサンプルです。 サンプルダウンロード
 
デザインガイド(素子仕様編) 各素子の特性を表した仕様です。 ダウンロード
(ユーザ登録制)
モデルパラメータ/シンボルライブラリ PSpiceのTyp.のモデルパラメータとシンボルライブラリです。 ダウンロード
(ユーザ登録制)
PDK説明資料 PDKを設計ツールベンダ毎に説明した資料です。 お問い合わせ
(ユーザ登録制)

注: 上記のプロセスデザインキットは当社のマスタースライスで設計頂くにあたり、事前検討用にお使い頂ける資料です。
    実際のモデルとの差はございませんが、バラツキ情報は含まれておりません。
    実際の設計に必要なプロセスデザインキットは当社までお問合せ願います。



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品質保証ポリシー · 納品形態

品質保証ポリシー

原則、標準TEGによる出来栄え及びオープン・ショート判定による基本的な機能確認のみになりますが、当社設計の場合は、設定オプションに従って回路動作確認まで、一般品と同等の製品保証させて頂きます。(オプションは別料金となります。)
まずはお問合せ下さい。


納品形態

当社指定パッケージでの供給の他、ベアチップやウェハでの供給等、当社指定オプションに従ってあらゆる形態での納品に対応させて頂いております。(オプションにより料金が異なります。)
まずはお問合せ下さい。


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本製品に関するお問い合わせ

開発のご検討や資料をお求めのお客様は、下記リンクよりお問合せ下さい。
(NDA契約要望・価格お見積もり・RoHS対応・ご注文・納期確認・納入仕様書、など)

ご契約されたお客様に関しましては、販売会社営業担当が窓口となり、個別にご相談を承ります。
(供給方法変更、オプション追加、品質保証区分変更/環境対応、など)


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